onsemi-FDMF5826DC
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2016
年
5
月
FDMF5826DC
–
集成有温度监控器的智能功率级
(SPS)
模块
特性
描述
.
包含
Flip Chip
低侧
MOSFET
和
Dual Cool
架构的
超紧凑型
5 mm x 5 mm PQFN
封装
SPS
系
列是
Fairchild
新
一代完全优化的超小型集成
MOSFET
及驱动器功率级解决方案，可用于高电流、高
频率、同步降压
DC-DC
应用。
FDMF5826DC
将一个带
有自举肖特基二级管的驱动器、两个功率
MOSFET
和一
个热监控器集成至热增强的超紧凑型
5 mm x 5 mm
封装
内。
.
.
.
高电流处理能力：
60 A
三态
5 V PWM
输入栅极驱动器
低侧驱动
(LDRV)
的动态电阻模式可在负电感电流期
间减慢低侧
MOSFET
开关
通过集成的方法对
SPS
开关功率级进行了优化，以实现
驱动器和
MOSFET
的动态性能、最小化系统电感和功率
MOSFET R
DS(ON
)
。
SPS
系
列
采用
Fairchild
的
高性能
PowerTrench
®
MOSFET
技术，可以减少开关振铃，省
去大多数降压转换器应用中使用的缓冲器电路。
.
.
.
.
.
.
自动
DCM
（低侧栅极关断）使用
ZCD#
输入
具有模块温度报告功能的执监控器
高侧短路故障
#
检测
/
关断
双通道模式使能
/
故障
#
引脚
驱动器
IC
通过减少死区时间和传播延迟，可进一步提高
性 能 。 热 监控
功 能 会 发 出 潜 在 过 温 情 况 的 警 告 。
FDMF5826DC
还为提高轻载效率整合了自动
DCM
模式
(ZCD#)
。
FDMF5826DC
还提供了三态
5 V P
W
M
输入，
可实现与广泛的
PWM
控制器的兼容性。
ZCD#
输入和
EN
输入各自的内部上拉和下拉
Fairchild PowerTrench
®
MOSFET
，可提供干净的电
压波形并降低振铃噪声
.
低侧
MOSFET
中的
Fairchild SyncFE
T™
技术（集
成肖特基二极管）
应用
.
.
.
.
.
.
.
.
.
集成式自举肖特基二极管
.
.
服务器和工作站、
V-Core
和非
V-Core
直流—
直流转换器
优化的
/
极短的死区时间
VCC
欠压锁定
(UVLO)
台式和一体式电脑、
V-Core
和非
V-Core
直流—直
流转换器
为使开关频率达到
1.5 MHz
而进行优化
PWM
最低可控导通时间：
30 ns
低关断电流：
< 2 mA
.
.
.
.
高性能游戏主板
高电流直流—直流负载点
(POL)
转换器
网络和电信微处理器稳压器
小尺寸稳压器模块
优化的
FET
对以实现最高效率：
10 ~ 15%
占空比
工作结温范围：
-40°C
至
+125°C
飞兆绿色封装并符合
RoHS
标准
订购信息
器件编号
额定电流
封装
31
引脚、铜条键合
PQFN SPS
、
5.0 mm x 5.0 mm
封装
顶标
FDMF5826DC
60 A
5826DC
© 2013
飞兆半导体公司
FDMF5826DC
•
修订版
. 1.8
应用框图
V
5V
V
IN
C
VCC
C
VIN
R
VCC
C
PVCC
PVCC
VCC
VIN
GL
EN
EN/FAULT#
PWM
R
BOOT
BOOT
PHASE
SW
PWM Input
C
BOOT
FDMF5826DC
OFF
ON
ZCD#
L
OUT
V
TMON
TMON
V
OUT
R
TMON
I
TMON
AGND
PGND
C
OUT
图
1.
典型应用框图
功能框图
EN/
FAULT#
PVCC
BOOT
VIN
VCC
I
TMON
THERMAL
MONITOR
TMON
←
0.8V/2.0V
FAULT
LATCH
FAULT
PHASE
VCC
LEVEL
SHIFT
EN/UVLO
HDRV
POR
R
UP
_
P
WM
SW
PVCC
PWM CONTROL
LOGIC
PWM
PWM INPUT
R
DN
_
P
WM
LDRV1
PVCC
POR
VCC
LDRV2
GL
10uA
↓
ZCD/CCM/DCM
LOGIC
ZCD#
0.8V/2.0V
AGND
PGND
图
2.
功能框图
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FDMF5826DC
•
修订版
. 1.8
2
引脚配置
8
7
6
5
4
3
2
1
8
7
6
5
4
3
2
1
9
31
30
29
28
27
26
25
24
EN/
FAULT#
VIN
VIN
VIN
10
11
TMON
PVCC
PGND
GL
32
AGND
33
GL
12
13
14
15
PGND
PGND
PGND
PGND
SW
SW
SW
16
17
18
19
20
21
22
23
16
17
18
19
20
21
22
23
图
3.
引脚配置
—
俯视图和透视图
引脚定义
引脚号
名称
描述
1
PWM
栅极驱动器
IC
的
P
W
M
输入
2
3
ZCD#
VCC
ZCD
（自动
DCM
）比较器的使能 输入
所有模拟控制功能的电源输入；这是“静态的”
V
CC
IC
模拟部分和基板的模拟接地，内部连接至
PGND
4
，
32
AGND
高侧
MOSFET
栅极驱动器的电源。
BOOT
与
PHASE
之间的电容器提供导通
N
沟道高侧
MOSFET
所需的电荷
5
BOOT
6
7
NC
PHASE
VIN
未连接
自举电容器的返回连接，内部连接至
SW
节点
功率级的功率输入
8~11
12~15
，
28
PGND
功率级的功率地
高侧和低侧
MOSFET
之间的开关节点；同时是栅极驱动器
SW
节点比较器的输入和
ZCD
比较器的输入
16~26
SW
27
，
33
29
GL
栅极低电平、低侧
MOSFET
栅极监控器
温度监控和上报引脚
PVCC
TMON
30
短路）时，内部下拉在物理上将该引脚拉至低电平。
EN /
FAULT#
31
注意：
1. LS=
低侧。
2. HS
=
高侧。
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FDMF5826DC
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修订版
. 1.8
3
绝对最大额定值
如果应力超过绝对最大额定值，器件可能会损坏。在超出推荐的工作条件的情况下，该器件可能无法正常工作，所以不
建议让器件在这些条件下长期工作。此外，长期在高于推荐的工作条件下工作，会影响器件的可靠性。绝对最大额定值
仅是应力规格值。
T
A
= T
J
= 25°C
符号
V
CC
参数
最小值 最大值
单位
电源电压
驱动电压
以
AGND
为基准
-0.3
-0.3
-0.3
6.0
6.0
6.0
V
V
V
V
V
PV
CC
以
AGND
为基准
V
EN/FAULT#
输出启用
/
禁用
以
AGND
为基准
V
PWM
V
ZCD#
PWM
信号输入
ZCD
模式输入
以
AGND
为基准
-0.3 V
CC
+0.3
以
AGND
为基准
-0.3
-0.3
-3.0
-0.3
-0.3
-0.3
-7.0
-0.3
-7.0
-0.3
-5.0
-0.3
6.0
6.0
以
AGND
为基准（仅适用于直流）
以
AGND
为基准，
AC<20 ns
以
AGND
为基准
V
GL
低电平栅极生产测试引脚
V
6.0
V
TMON
V
IN
热监控
6.0
V
V
电源输入
以
PGND
、
AGND
为基准
以
PGND
、
AGND
为基准（仅适用于直流）
以
PGND
为基准，
AC<20 ns
以
PGND
、
AGND
为基准（仅适用于直流）
以
PGND
为基准，
AC<20 ns
以
AGND
为基准（仅适用于直流）
以
AGND
为基准，
AC<20 ns
以
PVCC
为基准
25.0
25.0
30.0
25.0
30.0
30.0
35.0
6.0
V
PHASE
PHASE
V
V
V
SW
开关节点输入
自举电源
V
BOOT
V
V
A
V
BOOT-PHASE
Boot
至
PHASE
电压
f
SW
=300 kHz
，
V
IN
=12 V
，
V
OUT
=1.8 V
f
SW
=1 MHz
，
V
IN
=12 V
，
V
OUT
=1.8 V
60
I
O(AV)
输出电流
55
I
FAULT
θ
J-A
θ
J-PCB
T
A
EN/FAULT#
灌电流
-0.1
-40
7.0
mA
°C/W
°C/W
°C
结至环境热阻
12.4
1.8
结至
PCB
热阻（在
Fairchild SPS
热板下）
环境温度范围
最大结温
+125
+150
+150
T
J
°C
T
STG
存储温度范围
-55
°C
人体模型，
ANSI/ESDA/JEDEC JS-001-2012
元件充电模型，
JESD22-C101
3000
2500
ESD
静电放电防护
V
注：
3.
I
O(AV)
额定值是通过在
TA=25°C
及自然对流冷却条件下测试
Fairchild
的
SPS
评测板得到的。该额定值受限于
SPS
峰值温度
T
J
=150°C
，并随工作条件和
PCB
布局变化。在不同应用设置中，该额定值可能会发生变化。
推荐工作条件
推荐的操作条件表明确了器件的真实工作条件。指明推荐的工作条件，以确保器件的最佳性能达到数据表中的规格。
飞兆半导体建议不要超过推荐工作条件，也不能按照绝对最大额定值进行设计。
符号
V
CC
参数
最小值 典型值
最大值 单位
4.5
控制电路电源电压
栅极驱动电路电源电压
输出级电源电压
5.0
5.0
5.5
5.5
V
V
V
PV
CC
V
IN
4.5
12.0
注意：
4.
根据应用条件，可实现
3.0 V V
IN
。
5.
在
V
IN
较高的条件下运行，在
MOSFET
开关瞬态过程中，可能在
SW
至
GND
和
BOOT
至
GND
节点上产生大量交流电压过
冲。为了确保
SPS
可靠运行，
SW
至
GND
和
BOOT
至
GND
必须保持在上表中的绝对最大额定值或以下。
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飞兆半导体公司
FDMF5826DC
•
修订版
. 1.8
4
电气特性
典型值是在
V
IN
=12 V
、
V
CC
=PV
CC
=5 V
且
T
A
=T
J
=+25°C
条件下测得的，除非另有说明。
最小
/
最大值是在
V
IN
=12 V
、
V
CC
=PV
CC
=5 V ± 10%
且
T
J
=T
A
=-40 ~ 125°C
条件下测得的，除非另有说明。
符号
参数
条件
最小值 典型值 最大值
单位
基本工作
I
Q
=I
VCC
+
I
PVCC
、
EN=HIGH
、
I
Q
静态电流
关断电流
PWM=LOW
或
HIGH
或
Float
（非开关
过程中）
2
mA
I
SHDN
I
SHDN
=I
VCC
+ I
PVCC
，
EN=GND
2
mA
V
V
UVLO
欠压闭锁阈值
V
CC
上升
3.5
2.0
3.8
0.4
4.1
V
UVLO_HYST
UVLO
滞环
V
t
D_POR
EN
输入
V
IH_EN
POR
延迟到启用
IC
V
CC
UVLO
上升到内部
PWM
启用
20
µs
输入电压高电平
输入电压低电平
下拉电阻
V
V
V
IL_EN
0.8
R
PLD_EN
250
25
k
Ω
PWM=GND
，
EN
变为低电平到
GL
变为低电平
t
PD_ENL
t
PD_ENH
EN
低电平传输延迟
EN
高电平传输延迟
ns
ns
PWM=GND
，
EN
变为高电平到
GL
变
为高电平
25
ZCD# Input
V
IH_ZCD#
输入电压 高电平
输入电压低电平
上拉电流
2.0
V
V
V
IL_ZCD#
0.8
I
PLU_ZCD#
10
10
µA
PWM=GND
，
ZCD#
变为低电平到
GL
变为低电平（确保
I
L
<=0
）
t
PD_ZLGLL
t
PD_ZHGLH
ZCD#
低电平传输延迟
ZCD#
高电平传输延迟
ns
ns
PWM=GND
，
ZCD#
变为高电平到
GL
变为高电平
10
PWM
输入
R
UP_PWM
R
DN_PWM
V
IH_PWM
上拉电阻
10
10
kΩ
kΩ
V
下拉电阻
典型值：
T
A
=T
J
=25°C
且
V
CC
=PV
CC
=5 V
；
最小值
/
最大值：
T
A
= T
J
=-40°C
至
125°C
，
V
CC
= PV
CC
= 5 V ±10%
PWM
高电平电压
3.8
1.2
V
TRI_Window
三态窗口
3.1
0.8
130
2.9
V
V
IL_PWM
PWM
低电平电压
V
t
D_HOLD-OFF
三态关断时间
90
ns
V
V
HIZ_PWM
三态开路电压
2.1
30
2.5
最低可控导通时间
SW
节点从
GND
切换到
VIN
所需的最小
PWM
高电平脉冲
t
MIN_PWM_ON
PWM
最低可控导通时间
强制最小
GL
高电平时间
ns
ns
当检测到低电平
V
BOOT-SW
且
PWM
LOW=< 100 ns
时，最小
GL
高电平时间
t
MIN_GL_HIGH
强制最小
GL
高电平
100
PWM
传输延迟与死区时间（
V
IN
=12 V
、
V
CC
= PV
CC
=5 V
、
f
SW
=1 MHz
、
I
OUT
=20 A
、
T
A
=25°C
）
PWM
变为高电平到
GL
变为低电平，
t
PD_PHGLL
PWM
高电平传输延迟
15
30
ns
ns
V
IH_PWM
到
90% GL
t
PD_PLGHL
PWM
低电平传输延迟
平，
V
IL_PWM
到
90% GH
PWM
变为高电平到
GH
变为高电平，
PWM
高电平传输延迟
（
ZCD#
保持低电平）
t
PD_PHGHH
V
IH_PWM
到
10% GH
（
ZCD#=LOW
、
10
ns
I
L
=0
，且假定工作模式为
DCM
）
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. 1.8
5
电气特性
典型值是在
V
IN
=12 V
、
V
CC
=PV
CC
=5 V
且
T
A
=T
J
=+25°C
条件下测得的，除非另有说明。
最小
/
最大值是在
V
IN
=12 V
、
V
CC
=PV
CC
=5 V ± 10%
且
T
J
=T
A
=-40 ~ 125°C
条件下测得的，除非另有说明。
符号
参数
条件
最小值 典型值 最大值
单位
GL
变为低电平到
GH
变为高电平，
t
D_DEADON
LS
关断到
HS
导通死区时间
10% GL
到
10% GH
，
PWM
从低电平
10
5
ns
ns
GH
变为低电平到
GL
变为高电平，
t
D_DEADOFF
HS
关断到
LS
导通死区时间
10% GH
到
10% GL
，
PWM
从高电平
t
R_GH_20A
t
F_GH_20A
t
R_GL_20A
t
F_GL_20A
20 A IOUT
下的
GH
上升时间
10% GH
到
90% GH
，
I
OUT
=20 A
20 A IOUT
下的
GH
下降时间
90% GH
到
10% GH
，
I
OUT
=20 A
20 A IOUT
下的
GL
上升时间
10% GL
到
90% GL
，
I
OUT
=20 A
20 A IOUT
下的
GL
下降时间
90% GL
到
10% GL
，
I
OUT
=20 A
9
9
9
6
ns
ns
ns
ns
PWM
（从三态）变为高电平到
GH
退出三态传输延迟
t
PD_TSGHH
t
PD_TSGLH
45
45
ns
ns
变为高电平，
V
IH_PWM
到
10% GH
PWM
（从三态）变为低电平到
GL
退出三态传输延迟
变为高电平，
V
IL_PWM
到
10% GL
高侧驱动器
(HDRV
、
V
CC
=PV
CC
=5 V)
R
SOURCE_GH
输出电阻，源
源电流
=100 mA
0.68
0.9
4
Ω
Ω
R
SINK_GH
t
R_GH
输出电阻，灌
GH
上升时间
GH
下降时间
灌电流
=100 mA
10% GH
到
90% GH
，
C
LOAD
=1.3 nF
90% GH
到
10% GH
，
C
LOAD
=1.3 nF
ns
ns
t
F_GH
3
较弱的低侧驱动器（
CCM2
运行模式下，仅存在
LDRV2
，
V
CC
=PV
CC
=5 V
）
R
SOURCE_GL
输出电阻，源
I
SOURCE_GL
输出源峰值电流
源电流
=100 mA
GL=2.5 V
0.82
2
Ω
A
Ω
A
R
SINK_GL
I
SINK_GL
输出电阻，灌
灌电流
=100 mA
GL=2.5 V
0.86
2
输出灌峰值电流
低侧驱动器（
CCM1
运行模式下，
LDRV1
与
LDRV2
并行，
V
CC
=PV
CC
=5 V
）
R
SOURCE_GL
输出电阻，源
I
SOURCE_GL
输出源峰值电流
源电流
=100 mA
0.47
4
Ω
A
GL=2.5 V
R
SINK_GL
I
SINK_GL
输出电阻，灌
输出灌峰值电流
GL
上升时间
GL
下降时间
灌电流
=100 mA
0.29
7
Ω
GL=2.5 V
A
t
R_GL
10% GL
到
90% GL
，
C
LOAD
=7.0 nF
90% GL
到
10% GL
，
C
LOAD
=7.0 nF
9
ns
ns
t
F_GL
6
热监控电流
I
TMON_25
I
TMON_150
热监控电流
热监控电流
T
A
=T
J
=25°C
39.3
1.39
40.2
58
41.0
µA
µA
T
A
=T
J
=150°C
T
A
=T
J
=25 ~ 150°C
I
TMON_SLOPE
热监控电流斜坡
0.144
µA/°C
热监控电压
V
TMON
灾难性故障（
SW
监控器）
V
SW_MON
SW
监控器基准电压
热监控电压
T
A
=T
J
=125 ~ 150°C
，
R
TMON
=25
kΩ
1.62
2
V
1.3
20
V
传输延迟到将
EN/FAULT#
信
号拉至低电平
t
D_FAULT
ns
自举二极管
V
F
V
R
正向压降
击穿电压
I
F
=10 mA
I
R
=1 mA
0.4
V
V
30
注：
6. GH=
栅极高，高侧
MOSFET
的内部栅极引脚
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典型性能特征
测试条件：
V
IN
=12 V
、
V
CC
=PV
CC
=5 V
、
V
OUT
=1.8 V
、
L
OUT
=250 nH
、
T
A
=25°C
且为自然对流冷却，除非另有说明。
65
60
55
50
45
40
35
30
25
20
15
10
5
12
11
10
9
12Vin, 300kHz
12Vin, 500kHz
12Vin, 800kHz
12Vin, 1000kHz
PV
CC
& V
CC
= 5V, V
OUT
= 1.8V
F
SW
= 300kHz
8
7
F
SW
= 1000kHz
6
5
4
3
2
1
V
IN
= 12V, PV
CC
& V
CC
= 5V, V
OUT
= 1.8V
25 50 75
0
0
0
5
10 15 20 25 30 35 40 45 50 55 60
0
100
125
150
Module Output Current, I
OUT
[A]
PCB Temperature, T
PCB
[
C]
图
4.
安全工作范围
图
5.
功耗与输出电流的关系
1.5
1.12
1.10
1.08
1.06
1.04
1.02
1.00
0.98
0.96
PV
CC
& V
VCC
= 5V, V
OUT
= 1.8V, F
SW
= 500kHz, I
OUT
= 30A
V
IN
= 12V, PV
CC
& V
CC
= 5V, V
OUT
= 1.8V, I
OUT
= 30A
1.4
1.3
1.2
1.1
1.0
0.9
0.8
200
300
400
500
600
700
800
900 1000
1
1
00
4
6
8
10
12
14
16
18
Module Switching Frequenc
y
,
F
SW
[kHz]
Module Input
V
o
ltage, V
IN
[V]
图
6.
功耗与开关频率之间的关系
图
7.
功耗与输入电压之间的关系
1.12
1.10
1.08
1.06
1.04
1.02
1.00
0.98
0.96
1.5
1.4
1.3
1.2
1.1
1.0
0.9
V
IN
= 12V, V
OUT
= 1.8V, F
SW
= 500kHz, I
OUT
= 30A
V
IN
= 12V, PV
CC
& V
VCC
= 5V, F
SW
= 500kHz, I
OUT
= 30A
4.0
4.5
5.0
5.5
6.0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
Driver Supply
V
o
ltage, PV
CC
& V
CC
[V]
Module Output
V
o
ltage, V
OUT
[V]
图
8.
功耗与驱动器电源电压之间的关系
图
9.
功耗与输出电压之间的关系
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7
典型性能特征
测试条件：
V
IN
=12 V
、
V
CC
=PV
CC
=5 V
、
V
OUT
=1.8 V
、
L
OUT
=250 nH
、
T
A
=25°C
且为自然对流冷却，除非另有说明。
1.01
1.00
0.99
0.98
0.97
0.07
0.06
0.05
0.04
0.03
0.02
0.01
V
IN
= 12V, PV
CC
& V
CC
= 5V, V
OUT
= 1.8V, I
OUT
= 0A
V
IN
= 12V, PV
CC
& V
VCC
= 5V, F
SW
= 500kHz, V
OUT
= 1.8V, I
OUT
= 30A
200
250
300
350
400
450
500
200
300
400
500
600
700
800
900 1000
1
1
00
Output Inductor, L
OUT
[nH]
Module Switching Frequenc
y
,
F
SW
[kHz]
图
10.
功耗与输出电感器之间的关系
图
11.
驱动器电源电流与开关频率之间的关系
0.036
0.034
0.032
0.03
1.06
V
IN
= 12V, PV
CC
& V
VCC
= 5V, V
OUT
= 1.8V
V
IN
= 12V, V
OUT
= 1.8V, F
SW
= 500kHz, I
OUT
= 0A
1.04
1.02
1.00
0.98
0.96
0.94
0.92
0.90
0.88
F
SW
= 1000kHz
0.028
0.026
0.024
0.022
0.02
F
SW
= 300kHz
4.0
4.5
5.0
5.5
6.0
0
5
10 15 20 25 30 35 40 45 50 55 60
Driver Supply
V
o
ltage, PV
CC
& V
VCC
[V]
Module Output Current, I
OUT
[A]
图
12.
驱动器电源电流与驱动器电源电压之间的关系
图
13.
驱动器电源电流与输出电流之间的关系
4.0
4.0
T
A
= 25
°
C
V
IH_PWM
V
TRI_HI
UVLO
UP
3.9
3.5
3.0
2.5
2.0
1.5
1.0
0.5
3.8
3.7
3.6
3.5
V
HIZ_PWM
V
TRI_LO
UVLO
DN
3.4
V
IL_PWM
5.50
3.3
4.50
4.75
5.00
5.25
-55
0
25
55
100
125
Driver IC Junction Temperature,
T
J
[
o
C]
Driver Supply
V
o
ltage, V
CC
[V]
图
14. UVLO
阈值与温度的关系
图
15. PWM
阀值与驱动器电源电压的关系
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8
典型性能特征
测试条件：
V
IN
=12 V
、
V
CC
=PV
CC
=5 V
、
V
OUT
=1.8 V
、
L
OUT
=250 nH
、
T
A
=25°C
且为自然对流冷却，除非另有说明。
4.0
3.5
3.0
2.5
2.0
1.5
1.0
0.5
1.8
1.7
1.6
1.5
1.4
1.3
1.2
1.1
1.0
V
CC
= 5V
T
A
= 25
°
C
V
IH_PWM
V
TRI_HI
V
IH_ZCD#
V
HIZ_PWM
V
TRI_LO
V
IL_ZCD#
V
IL_PWM
-55
0
25
55
100
125
4.50
4.75
5.00
5.25
5.50
Driver IC Junction Temperature, T
J
[
o
C]
Driver Supply
V
o
ltage, V
CC
[V]
图
16. PWM
阈值与温度的关系
图
17. ZCD#
阀值与驱动器电源电压的关系
2
1.9
1.8
1.7
1.6
1.5
1.4
1.3
1.2
1.1
1
0.22
0.2
V
CC
= 5V
V
CC
= 5V
0.18
0.16
0.14
0.12
0.1
V
IH_ZCD#
V
IL_ZCD#
-55
0
25
55
100
125
-55
0
25
55
100
125
Driver IC Junction Temperature, T
J
[
o
C]
Driver IC Junction Temperature, T
J
[
o
C]
图
18. ZCD#
阈值与温度的关系
图
19. ZCD#
上拉电流与温度的关系
2.2
2.0
1.8
1.6
1.4
1.2
1.0
2.0
1.9
1.8
1.7
1.6
1.5
1.4
1.3
1.2
1.1
1.0
V
CC
= 5V
T
A
= 25
°
C
V
IH_EN
V
IH_EN
V
IL_EN
V
IL_EN
4.50
4.75
5.00
5.25
5.50
-55
0
25
55
100
125
Driver IC Junction Temperature, T
J
[
o
C]
Driver Supply
V
o
ltage, V
CC
[V]
图
20. EN
阀值与驱动器电源电压的关系
图
21. EN
阈值与温度的关系
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典型性能特征
测试条件：
V
IN
=12 V
、
V
CC
=PV
CC
=5 V
、
V
OUT
=1.8 V
、
L
OUT
=250 nH
、
T
A
=25°C
且为自然对流冷却，除非另有说明。
0.43
0.42
0.41
0.4
500
450
400
350
300
I
F
= 10mA
V
CC
= 5V
0.39
0.38
0.37
-55
0
25
55
100
125
-55
0
25
55
100
125
Driver IC Junction Temperature, T
J
[
o
C]
Driver IC Junction Temperature, T
J
[
o
C]
图
22. EN
下拉电流与温度的关系
图
23.
自举二极管正向电压与温度的关系
1.25
1.2
1.25
1.2
PV
CC
& V
CC
= 5V, PWM = 0V, ZCD# = 0V, EN = 0V
PV
CC
& V
CC
= 5V, ZCD# = 5V, EN = 5V
PWM = 0V
1.15
1.1
PWM = Float
PWM = 5V
1.15
1.1
1.05
1
1.05
1
0.95
0.9
-55
0
25
55
100
125
-55
0
25
55
100
125
Driver IC Junction Temperature, T
J
[
o
C]
Driver IC Junction Temperature, T
J
[
o
C]
图
24.
驱动器关断电流与温度的关系
图
25.
驱动器静态电流与温度的关系
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功能说明
SPS FDMF5826DC
是一个驱动器加
MOSFET
模块，已
针对同步降压转换器拓扑进行优化。需要一个
PWM
输入
信号来正确驱动高侧和低侧
MOSFET
。该部分能够驱动
高达
1.5 MHz
的频率。
EN/FAULT#
（启用
/
故障标识）
通过将
EN/FAULT#
引脚拉至低电平
(EN<V
IL_EN
)
可禁用
驱动器，这时不管
PWM
输入状态如何都会保持
GL
和
GH
低 电 平 。 通 过 将
EN/FAULT#
引 脚 升 至 高 电 平
(EN>V
IH_EN
)
可启用驱动器。禁用时，驱动器
IC
具有小
于
2 µA
的
关断电流。重新启用驱动器后，需要最长
25 µs
的启动时间。
上电复位
(POR)
PWM
输入级应该包含
POR
特性，从而确保
LDRV
和
HDRV
在
UVLO>~ 3.8 V
（上升阀值）之前被强制为非活
动状态
(LDRV=HDRV=0)
。待所有栅极驱动模块完全上
电并且已完成启动时序，内部驱动器
IC EN_PWM
信号
就被释放为高电平，允许驱动器输出。一旦驱动器上电复
位完成（
<
最大
20 µs
），驱动器继承
PWM
信号的状态
（假定启动期间，控制器处于高电阻状态或强制
PWM
信
号位于驱动器三态窗口以内）。
EN/FAULT#
引
脚为故障标识的开漏输出，带有一个
250
kΩ
的内部下拉电阻。需要
PWM
控制器发出的逻辑
高信号或从
EN/FAULT#
引脚到
VCC
的
~ 10
kΩ
外部上
拉电阻来启动驱动器运行。
表
1.
UVLO
和启用逻辑
UVLO
EN
驱动器状态
正常启动
/
上电必须支持下面三个条件。
0
1
1
1
X
禁用
(GH & GL = 0)
禁用
(GH & GL = 0)
禁用
(GH & GL = 0)
.
.
.
V
CC
上升至
5 V
，然后
EN
变为高电平；
0
EN
引脚绑定至
VCC
引脚；
1
在
5 V V
CC
达到
UVLO
上升阀值之前，
EN
被指令控
制为高电平。
打开
EN/FAULT#
引脚有两个功能：启用
/
禁用驱动器和故障标
识。故障标识信号为低电平有效。当驱动器在运行期间检
测到故障状况，它会导通
EN/FAULT#
引脚上的开漏并且
引脚电压被拉至低电平。故障状况如下：
POR
方 法 旨在提高
V
CC
，使
UVLO >
上 升 阀 值 ， 且
EN=HIGH
。
欠压锁定
(UVLO)
UVLO
只在
V
CC
上进行，而不在
PV
CC
或
V
IN
上进行。当
EN
设
置为高电平且
V
CC
上
升超过
UVLO
阀
值电平
(3.8 V)
，该部分在最大
20 µs
POR
延迟后开始开关运
行。该延迟的目的是确保内部电路偏置、稳定，并且已准
备 就
绪
可 以 运行 。 提供 两个
VCC
引 脚 ：
PVCC
和
VCC
。栅极驱动器电路由
PVCC
电轨供电。用户通过一
个低通
R-C
滤波器将
PVCC
连接至
VCC
。
IC
上的模拟
电路提供一个滤波后的
5 V
偏压。
.
低侧
MOSFET
导通期间，高侧
MOSFET
错误导通
或者
VIN ~ SW
短路；
当驱动器检测到一个故障状况并自行禁用，需要
VCC
上
的
POR
事件来重新启动驱动器运行。
三态
PWM
输入
FDMF5825DC
整合了三态
5 V
PWM
输入栅极驱动设
计。三态栅极驱动同时具有逻辑高和低电平，以及三态关
断窗口。当
PWM
输入信号进入并且保持在三态窗口内的
时间为已定义的保持时间
(t
D_HOLD-OFF
)
时，
GL
和
GH
都
被拉至低电平。该特性允许栅极驱动同时关断高侧和低侧
MOSFET
，从而支持诸如扩相等功能，扩相是多相稳压
器上的一个常见功能。
Driver
State
Enable
表
2.
EN/PWM/
三态
/ZCD#
逻辑状态
Disable
EN
PWM ZCD# GH
GL
0
X
3
态
0
X
X
0
0
1
1
0
0
0
1
0
1
0
1
0
3.4
3.8
V
CC
[V]
1
1 (IL > 0), 0 (IL < 0)
* EN pin keeps HIGH
1
1
0
1
0
图
26. VCC
上的欠压锁定
1
0
1
1
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11
V
IH_PWM
PWM
V
IL_PWM
90%
10%
90%
10%
GL
90%
10%
90%
10%
GH-PHASE
(internal)
BOOT-GND
PV
CC
– V
F_DBOOT
– 1V
90%
SW
t
PD_PHGLL
t
D_DEADON
t
RISE_GH
t
FALL_GL
t
PD_PLGHL
t
D_DEADOFF
t
RISE_GL
t
FALL_GH
t
PD_PHGLL
= PWM HI to GL LO, V
IH_PWM
to 90% GL
t
FALL_GL
= 90% GL to 10% GL
t
PD_PLGLH
t
D_DEADON
= LS Off to HS On Dead Time, 10% GL to V
BOOT-GND
<= PV
CC
– V
F_DBOOT
– 1V or BOOT-GND dip start point
t
RISE_GH
= 10% GH to 90% GH, V
BOOT-GND
<= PV
CC
– V
F_DBOOT
– 1V or BOOT-GND dip start point to GL bounce start point
t
PD_PLGHL
= PWM LO to GH LO, V
IL_PWM
to 90% GH or BOOT-GND decrease start point, t
PD_PLGLH
– t
D_DEADOFF
– t
FALL_GH
t
FALL_GH
= 90% GH to 10% GH, BOOT-GND decrease start point to 90% V
SW
or GL dip start point
t
D_DEADOFF
= HS Off to LS On Dead Time, 90% V
SW
or GL dip start point to 10% GL
t
RISE_GL
= 10% GL to 90% GL
t
PD_PLGLH
= PWM LO to GL HI, V
IL_PWM
to 10% GL
图
27. PWM
时序图
(7)
(7)
(11)
V
IH_PWM
V
IH_PWM
(9)
V
TRI_HI
V
TRI_HI
(10)
V
TRI_LO
V
TRI_LO
(12)
V
IL_PWM
PWM
V
IL_PWM
3-State
Window
3-State
Window
(8)
(8)
GH-PHASE
GL
图
28. PWM
阀值定义
注意：
8.
较缓的
PWM
斜坡表示
PWM
信号保持在三态窗口内的时间
>>> t
D_HOLD-OFF
9. V
TRI_HI
=
在
PWM
下降沿进入三态的
PWM
触发电平。
。
10. V
TRI_LO
=
在
PWM
上升沿进入三态的
PWM
触发电平。
11. V
IH_PWM
=
在
PWM
上升沿退出三态并进入
PWM
逻辑高状态的
PWM
触发电平。
12. V
IL_PWM
=
在
PWM
下降沿退出三态并进入
PWM
逻辑低状态的
PWM
触发电平。
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连续电流模式
2 (CCM2)
运行
上电顺序
SPS FMDF5826DC
低侧驱动器设计的一个主要特性是
能够在检测到负电感电流时控制低侧栅极驱动器部分，
称为
CCM2
运行。这是通过
ZCD
比较器信号实现的。
按比例缩减驱动强度的主要原因是在低侧
MOSFET
硬开
关电感电流时限制
V
DS
峰值应力。该
V
DS
峰值应力是包
含大量负载瞬态和快速广泛的输出电压调节的应用中存
在的一个问题。
SPS FDMF5826DC
需要四个
(4)
输入信号，进行正
常的开关运行：
V
IN
、
V
CC
/PV
CC
、
PWM
和
EN
。
PWM
不应
VCC
之前应用和
PWM
的幅度不应该超过
VCC
更高。他
们的权力序列的所有其他组合被允
。下面的上电顺
序实例可作为参考应用设计：
.
从没有输入信号开始
SPS FDMF5826DC
的
MOSFET
栅极驱动器在三种模式
中的一种模式下运行，如下所述。
-> V
IN
导通：典型
12 V
DC
-> V
CC
/PV
CC
导通：典型
5 V
DC
-> EN
高电平：典型
5 V
DC
-> PWM
信令：
5 V
高电平
/0 V
低电平
包含正电感电流的连续电流模式
1 (CCM1)
在这种模式下，电感电流总是流向输出电容器，尤其是
在重载功率级。高侧
MOSFET
通过传导电感电流的低侧
体二极管导通，并且
SW
大约为低于接地电压的
V
F
，这
意味着硬开关导通和 关断高侧
MOSFET
。
VIN
引脚绑定至系统主要直流电源电轨。
PVCC
和
VCC
引脚绑定在一起，向栅极驱动和逻辑电路
提供来自系统
V
CC
电轨的电源。或者，
PVCC
引脚可以
直接绑定至系统
V
CC
电轨，并且
VCC
引脚通过位于
PVCC
引脚和
VCC
引脚之间的滤波电阻由
PVCC
引脚
供电。滤波电阻能够减少从
PV
CC
到
V
CC
的开关噪声影
响。
非连续电流模式
(DCM)
通常在轻载功率级，高侧
MOSFET
在零电感电流时导
通，随电感电流斜坡上升，然后再在每个开关周期回到
零电流。当高侧
MOSFET
在
DCM
模式运行下导通时，
SW
节点可能为低于接地电压的
V
F
到高于
V
IN
的
V
F
之
间的任意电压。这是因为在低侧
MOSFET
关断后，
SW
节点电容随电感电流谐振。
EN
引脚可以通过一个外部上拉电阻绑定至
V
CC
电轨，
并且一旦
V
CC
电轨导通，该引脚则保持高电平。或者，
EN
引脚可以直接连接至
PWM
控制器，用于其它用途。
不管
SW
节点电压如何，驱动器
IC
中的电平转换器应该
能 够 导 通 高 侧
MOSFEMT
。 在 这 种 情 况 下 ， 高 侧
MOSFET
关断正电流。
高侧驱动器
高侧驱动器
(HDRV)
设
计用来驱动一个浮置
N
沟
道
MOSFET (Q1)
。高侧驱动器的偏置电压由自举电源电路
形成，该电路包含内部肖特基二极管和外部自举电容器
(C
BOOT
)
。
启动期间，
SW
节
点
保持在
PGN
D
，
允许
C
BOOT
通过内部自举二极管向
PVCC
充电。当
PWM
输
入变为高电平时，
HDRV
开始向高侧
MOSFET
的栅极
（
内
部
GH
引
脚
）充电。在该过渡过程中，电荷从
C
BOOT
中移除，并传输至
Q1
的栅极。当
Q1
导通时，
SW
升至
V
IN
，迫使
BOOT
引脚达到
V
IN
+ V
BOOT
，从而
为
Q1
提供充分的
V
GS
增强。为了完成开关周期，通过
将
HDRV
拉至
SW
关断
Q1
。当
SW
跌至
PGND
时，
C
BOOT
重新充电至
PVCC
。
HDRV
输出与
PWM
输入同
相。当驱动器被禁用或
PWM
信号保持在三态窗口的时
间超过三态保持时间
t
D_HOLD-OFF
时，高侧栅极保持在低
电平。
在该模式期间，
LDRV1
和
LDRV2
并联运行并且低侧栅
极驱动器上拉和下拉电阻以全强度运行。
包含负电感电流的连续电流模式
2 (CCM2)
该模式通常用于同步降压转换器中，将能量从输出电容
器中取出，然后将能量传输至输入电容器（间歇模
式）。在这种模式下，当低侧
MOSFET
关断时，电感电
流是负向的（即流向
MOSFET
）（当高侧
MOSFET
导
通 时 也 可 能 为 负 向 ） 。 这 种 情 况 会 导 致 ， 当 高 侧
MOSFET
用作同步整流器（暂时运行在同步间歇模式
下）时，低侧
MOSFET
进行硬开关。
在 该 模 式 期 间 ， 只 有 “ 较 弱 的 ”
LDRV2
用 于 低 侧
MOSFET
导通和关断。目的是在进行硬开关以减少
V
DS
应力时，减缓低侧
MOSFET
的开关速度。
CCM1/DCM/CCM2
模式下的死区时间
低侧驱动器
驱动器
IC
设计确保最短
MOSFET
死区时间，同时去掉
潜在的穿通（交叠导通）电流。为了确保最佳的模块效
率，必须在
CCM1
和
DCM
模式运行期间将体二极管导
通时间缩短至很小的毫微秒范围。当在与
CCM1/DCM
不同的模式下运行功率
MOSFET
时，
CCM2
模式会改
变栅极驱动电阻。必须考虑改变后的死区时间运行。
低侧驱动器
(LDRV)
设计用于驱动以大地为基准，低
R
DS(ON)
，
N
沟道
MOSFET (Q2)
栅源极。
LDRV
的内部
偏置在内部连接于
PVCC
与
AGND
之间。当启用驱动
器时，驱动器输出与
PWM
输入之间的相移为
180°
。当
禁用驱动器时
(EN = 0 V)
，
LDRV
保持低电平。
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压过冲。为了避免交叠导通，低侧栅极的降速还需要调
整（增加）低侧
MOSFET
关断到高侧
MOSFET
导通之
间 的 死 区 时 间 。 实 现 一 个 相 当 长 的 固 定 死 区 时 间
(t
FD_ON2
)
，以确保在
CCM2
模式运行期间不存在交叠导
通。
CCM1/DCM
模式下，低侧
MOSFET
关断到高侧
MOSFET
导通死区时间
为了防止在低侧
MOSFET
关断到高侧
MOSFET
导通开
关过渡过程中出现交叠，采用一个自适应电路监控
GL
引脚电压。当
PWM
信号变为高电平时，
GL
在一个传输
延迟
(t
PD_PHGLL
)
后变为低电平。一旦
GL
引脚放电至低
于
~ 1
–
2 V
，
GH
在一个自适应延迟
t
D_DEADON
后被拉至
高电平。
CCM1/DCM
模式下，高侧
MOSFET
关断到低侧
MOSFET
导通死区时间
为了在高侧
MOSFET
关断到低侧
MOSFET
导通过渡过
程中获得非常短的死区时间，需要在
SPS
栅极驱动器中
实现一个固定的死区时间方法。固定死区时间电路监控
内部
HS
信号，并且不管
SW
节点状态如何都会在所需
t
D_DEADOFF
(~ 5 ns
，
t
D_DEADOFF
= t
FD_OFF1
)
后添加一个足
够长的固定延迟至
GL
栅极。
在某些情况下，
ZCD#
上升沿信号领先
P
W
M
上升沿
几十毫微秒，这会导致出现
GH
和
GL
交叠。当
PWM
控 制 器 发 送 领 先 、 滞
后
的或
同
步的
PWM
和
ZCD#
信号时，可能出现这种情况。为了避免这种现象，添加
另外一个固定传输延迟
(t
FD_ON1
)
，确保在低侧
MOSFET
关断到高侧
MOSFET
导通之间总是存在最小延迟。
退出三态状况
CCM2
模式下，低侧
MOSFET
关断到高侧
MOSFET
导
通死区时间
当退出有效的三态状况时，
FDMF5826DC
的栅极驱动器
会执行
P
W
M
输入指令。如果
PWM
输入由三态变为低
电平，则导通低侧
MOSFET
。如果
P
W
M
输入由三态变
如
CCM2
模式运行章节所述，在检测到
CCM2
模式
时，低侧驱动器强度可以调整。
CCM2
特性能够减缓低
侧
MOSFET
的充电和放电过程，从而在低侧
MOSFET
硬开关（负电感电流）期间最大程度地减少峰值开关电
V
IH_PWM
V
IH_PWM
V
TRI_HI
V
IH_PWM
V
IL_PWM
V
TRI_HI
V
TRI_LO
3-State
Window
V
TRI_HI
V
TRI_LO
PWM
GH to SW
GL
V
IL_PWM
V
IL_PWM
90%
90%
10%
10%
10%
10%
90%
90%
10%
10%
10%
t
PD_TLGLH
t
PD_THGHH
t
D_HOLD-OFF
t
PD_PHGLL
t
D_DEADON
t
PD_PLGHL
t
D_DEADOFF
t
PD_PHGLL
t
D_DEADON2
t
D_HOLD-OFF
SW
Less than
t
D_HOLD-OFF
Less than
t
D_HOLD-OFF
Inductor
Current
3-State
t
HOLD_OFF
Window
3-State
t
HOLD_OFF
Window
GL / GH
off
GL / GH
off
NOTES:
t
PD_XXX
= propagation delay from external signal (PWM, ZCD#, etc.) to IC generated signal. Example : t
PD_PHGLL
–
PWM going HIGH to low-side MOSFET V
GS
(GL) going LOW
t
D_XXX
= delay from IC generated signal to IC generated signal. Example : t
D_DEADON
–
low-side MOSFET V
GS
LOW to high-side MOSFET V
GS
HIGH
PWM
Exiting 3-State
t
PD_PHGLL
= PWM rise to LS V
GS
fall, V
IH_PWM
to 90% LS V
GS
t
PD_PLGHL
= PWM fall to HS V
GS
fall, V
IL_PWM
to 90% HS V
GS
t
PD_PHGHH
= PWM rise to HS V
GS
rise, V
IH_PWM
to 10% HS V
GS
(ZCD# held LOW)
t
PD_TSGHH
= PWM 3-State to HIGH to HS V
GS
rise, V
IH_PWM
to 10% HS V
GS
t
PD_TSGLH
= PWM 3-State to LOW to LS V
GS
rise, V
IL_PWM
to 10% LS V
GS
ZCD#
Dead Times
t
PD_ZLGLL
= ZCD# fall to LS V
GS
fall, V
IL_ZCD#
to 90% LS V
GS
t
PD_ZHGLH
= ZCD# rise to LS V
GS
rise, V
IH_ZCD#
to 10% LS V
GS
t
D_DEADON
= LS V
GS
fall to HS V
GS
rise, LS-Comp trip value to 10% HS V
GS
t
D_DEADOFF
= SW fall to LS V
GS
rise, SW-Comp trip value to 10% LS V
GS
图
29. PWM
高电平
/
低电平
/
三态时序图
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V
IH_PWM
以较低的
BOOT-SW
电压退出三态
SPS
模块用于多相
VR
拓扑中，需要该模块在三态状况
中等待一个不确定的时间。较长的空闲时间会致使自举
电容器逐渐放电，直至根据
PV
CC
和
V
OUT
最终出现钳
位。较低的
BOOT-SW
电压可能导致电平转换电路以及
所有
HDRV
浮置电路的传输延迟增加，是从
BOOT-SW
电轨偏置。逐渐耗尽的
BOOT-SW
电容器电压还可能导
致另一个问题，即在导通期间施加到
HS MOSFET
栅极
的 电压。较低的
BOOT-SW
电压会导致非常弱的
HS
栅
极驱动，因此，会增大
HS R
DS(ON)
并增加不可靠运行的
风 险 ， 这 是 因 为 如 果
BOOT-SW
跌 得 太 低 ，
HS
MOSFET
可能不会导通。
PWM
GH to
PHASE
GL
GL / GH
off
100 ns
GL pulse
LOW
BOOT-SW
detect
Low BOOT-SW voltage detected
图
30.
检测到较低的
BOOT-SW
电压并且
PWM
从三态变为高电平
为了解决这个问题，当模块在三态状况时，
SPS
监控较
低的
BOOT-SW
电压。当模块以较低的
BOOT-SW
电压
退出三态状况时，不管
PWM
输入如何都会输出一个
100 ns
的最短
GL
导通 时间。这样就能确保自举电容器
会被充分充电至一个安全的工作电平并且最小化对系统
瞬态响应的影响。下面列举退出三态状况的场景。
PWM LOW
> 100 ns
V
IL_PWM
PWM
GH to
PHASE
GL
.
如果该部分以较低的
BOOT-SW
电压退出三态状况
并且控制器发出
P
W
M=HIGH
的指令，
SPS
会输出
一个
100 ns
的
GL
脉冲并且执行
P
W
M=HIGH
指令
GL / GH
off
> 100 ns
GL pulse
LOW
BOOT-SW
detect
.
如果该部分以较低的
BOOT-SW
电压退出三态状况
并且控制器发出
P
W
M=LOW
指令的时间为
100 ns
或 更 长 ，
SPS
执 行
PWM
输 入 的 指 令 。 如 果
PWM=LOW
的
时间少于
100 n
s
，
GL
保
持导通
Low BOOT-SW voltage detected
图
31.
检测到较低的
BOOT-SW
电压并且
PWM
从三态变为低电平的时间超过
100 ns
PWM LOW
< 100 ns
V
IL_PWM
PWM
.
如果未检测到低
BOOT-SW
电压状况，在退出三态
GH to
PHASE
在退出三态状况或在初始上电时，
SPS
短暂停留在自适
应死区时间模式中。自适应死区时间模式持续时间不超
过两个
(2)
连续的开关周期，从而为自举电容器提供足
够的时间充电至一个安全的电平。模块会切换回固定的
死区时间控制，从而实现最大的效率。
GL
GL / GH
off
100 ns
GL pulse
LOW
BOOT-SW
detect
Low BOOT-SW voltage detected
图
32.
检测到较低的
BOOT-SW
电压并且
PWM
从三态变为低电平的时间少于
100 ns
V
IH_PWM
V
IL_PWM
PWM
GH to
PHASE
GL
GL / GH
off
GL / GH
off
LOW
BOOT-SW
detect
Low BOOT-SW voltage NOT detected
图
33.
未检测到较低的
BOOT-SW
电压并且
PWM
从三态变为高电平或低电平
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流从不反向；一些小的体二极管导通更倾向于有负电
流。
过零检测
(ZCD)
运行
ZCD
控制模块包含用于确定电感电流何时反向并且控制
何时关断低侧
MOSFET
的电路。低偏移比较器在
LS
MOSFET
导通期间监控低侧
MOSFET
的
SW
至
PGND
电压。当感测电压的极性从负改为正时，比较器会改变
状态并且已检测到反向电流。该比较器偏移必须在最差
为
0.5 mV
的范围内检测负
V
SW
。负偏移用于确保电感电
比较器在低侧栅极驱动上升沿过后导通，由低侧栅极驱
动器的输入信号关断。这样一来，零电流比较器连接到
一个先断后合连接，允许用低电压晶体管设计该比较
器。
V
IH_ZCD#
V
IL_ZCD#
ZCD#
V
IH_PWM
V
IH_PWM
V
IH_PWM
V
IL_PWM
PWM
90%
GH to
SW
10%
10%
90%
10%
90%
90%
90%
10%
GL
10%
t
PD_PLGHL
10%
t
PD_PHGLL
t
D_DEADON
t
PD_PHGLL
t
D_DEADON2
t
PD_ZCD
t
PD_PHGHH
t
PD_ZHGLH
t
PD_ZLGLL
Delay from PWM going
HIGH to HS V
GS
HIGH
(HS turn-on in DCM)
Delay from ZCD# going
Delay from ZCD# going
HIGH to LS V
GS
HIGH
LOW to LS V
GS
LOW
V
IN
t
D_DEADOFF
CCM
CCM
DCM
DCM
(Negative inductor current)
V
OUT
SW
Inductor
Current
(simplified
slopes)
SW
(zoom)
V
ZCD_OFF
-0.5mV
:
DCM operation: Diode
Emulation using the GL (LS
MOSFET V
GS
) to eliminate
negative inductor current
DCM operation: Diode
Emulation using the GL (LS
MOSFET V
GS
) to eliminate
negative inductor current
ZCD# used to
control negative
inductor current
(fault condition)
CCM operation with
positive inductor current
CCM operation with
negative inductor current
图
34. ZCD#
& PWM
时序图
V
TMON
[V]
温度监控
(TMON)
FDMF5826DC
提供温度监控
(TMON)
，对过温状况发出
警告。栅极驱动器采用
TMON
引
脚提供与绝对温度
(PTAT)
成正比的模拟电流。模拟电流应该与合理选择的
到
AGND
的外部电阻器结合使用，从而形成与温度成正
比的
TMON (V
TMON
)
两侧电压。可能需要一个滤波电容
来最小化模拟电流
I
TMON
中的噪声尖峰。噪声尖峰是由功
率
MOSFET
开
关到驱动器
VCC
引
脚的
dv / dt
和
di / dt
反馈耦合形成的。
1.45
1.0
25
150
T
J
[°C]
* R
TMON
= 25 k
W
, C
TMON
= 0.1 µF
图
35.
栅极驱动器
T
J
与
V
TMON
的关系
TMON
电压根据以下方程式定义：
TMON
引脚需要到
AGND
的一个下拉电阻
(R
TMON
)
和滤
波电容器
(C
TMON
)
。通过采用
25
kΩ
R
TMON
和
0.1 µF
C
TMON
，
TMON
电压在栅极驱动器
T
J
为
25°C
时大约为
ꢅ
ꢇ
ꢅ
ꢇ
ꢀꢁꢂꢃ
ꢄ
ꢆ
ꢈ
ꢉ
ꢀꢁꢂ
ꢃ
ꢄ
ꢊꢋ
ꢌ
ꢍ
ꢀꢁꢂ
ꢃ
ꢄꢅꢎꢏꢇ
1 V
，当驱动器温度达到
150°C
时为
1.5 V
。
V
TMON
信号
可以连接至
PWM
控制器或系统
MCU
，以指示栅极驱动
ꢑꢒꢄꢓꢋ
(1)
ꢈ
ꢐ
ꢌ
ꢗꢘꢙꢚꢛꢘꢄꢜ
ꢖ
ꢞ
ꢟꢠꢡꢢꢄꢊꢋꢣ
ꢝ
ꢑꢔꢕꢄꢖ
ꢌ
ꢍ
ꢀꢁꢂꢃ
ꢄꢅꢎꢏꢇ
C
TMON
时的栅极驱动器温度与
TMON
引脚电压的关系。
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例如，如果当驱动器
T
J
达到
150°C
时需要
2 V V
TMON
，
灾难性故障
SPS FDMF5826DC
包含一个灾难性故障特性。如果检
测 到
HS MOSFET
短 路 ， 驱 动 器 会 在 内 部 拉 低
EN/FAULT#
引脚并关断
SPS
驱动器。目的是实现一个
基本电路，通过监控
LDRV
和
SW
节点状态测试
HS
MOSFET
短路。
55
49.2
43.1
50
45
40
35
30
25
20
如果检测到
HS
短路故障，
SPS
模块会对故障闩锁进行
计时，关断模块。若要重启该模块，需要一个
VCC
POR
事件。
39.4
38.3
34.5
30.7
T
J
=100
C
T
J
=150
C
T
J
=200
C
29.5
25.9
23.0
1
1.5
2
2.5
3
V
TMON
[V]
图
36. V
TMON
与
R
TMON
之间的关系
PWM
LDRV
(internal)
HS FET short during
LS FET turning on
SW
Potential noise from
adjacent phases switching
SW-Fault
(internal)
false trigger
FAULT
(internal)
EN/FAULT#
Normal switching operation
EN/FAULT#
pulled LOW and
driver IC disabled
图
37.
灾难性故障波形
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17
应用信息
PWM
（输入）
PVCC
和
VCC
去耦合电容器
PWM
引脚识别
PWM
控制器发出的三个不同逻辑电平：
高电平、低电平、三态 当
PWM
引脚接收一个高电平指
令，栅极驱动器导通高侧
MOSFET
。当
PWM
引脚接收
一个低电平指令，栅极驱动器导通低侧
MOSFET
。当
PWM
引脚接收到一个三态窗口
(V
TRI_Window
)
内的电压信
号并且超过了三态延迟时间，栅极驱动器同时关断高侧和
低侧
MOSFET
。为了识别控制器发出的高电阻三态信
号，
P
W
M
引
脚包含一个从
VCC
到
PWM
，
然后到
AGND
的电阻分压器。当控制器发出的
P
W
M
信号为高
电阻时，电阻分压器在
PWM
引脚上设置一个三态窗口内
的电压电平。
对于电源输入（
PVCC
和
VCC
引脚），需要局部去耦合
电容器 在开关运行过程中提供峰值驱动电流，减少噪
声。将至少
0.68 ~ 1 µF/0402 ~ 0603/X5R ~ X7R
多层陶
瓷电容器用于两个电源电轨。使这些电容器靠近
PVCC
和
VCC
引脚以及
PGND
和
AGND
覆铜面。如果需要将
这些电容器放置在电路板底面，在去耦合电容器的每个焊
盘上设置通孔，使底部的电容器焊盘连接至顶部的
PVCC
和
VCC
引脚。
PVCC
和
VCC
电源电压范围是
4.5 V ~ 5.5 V
，常规应用
的典型电压为
5 V
。
ZCD#
（输入）
VCC
上的
R-C
滤波器
当
ZCD#
引脚设置为高电平时，
ZCD
功能被禁用，并且
高侧和低侧
MOSFET
在
CCM
（或
FCCM
（强制
CCM
）
模式）下根据
P
W
M
信号进行开关。当
ZCD#
引脚为低
电平时，在低侧
MOSFET
导通期间，低侧
MOSFT
在
SPS
驱动器检测到负电感电流时关断。该
ZCD
特性允许
在轻载状况和
PFM/DCM
模式运行时提高转换器效率。
PVCC
引脚提供高侧和低侧功率
MOSFET
的栅极驱动电
源。多数情况下，
PVCC
可以直连至
VCC
，该引脚为驱
动器的模拟和逻辑模块提供电源。为了避免开关噪声从
PVCC
注入
VCC
，可在
PVCC
和
VCC
去耦合电容器之
间插入一个滤波电阻。
推荐滤波电阻取值 范围是
0 ~ 10
Ω
，多数应用的典型值
为
0
Ω
。
ZCD#
引脚有一个来自
VCC
的内部电流源，因此它可以
无需使用外部上拉电阻。一旦向
V
CC
供电并且启用驱动
器，
ZCD#
引脚保持逻辑高电平，无需外部元件，并且驱
动器在
CCM
或
FCCM
模式下进行开关运行。
ZCD#
引
脚可接地，以便由
SPS
自己在
DCM
模式下进行自动二
极管模拟，或者可以将其连接到控制器或系统，以执行它
们发出的指令。
自举电路
自举电路采用一个电荷存储电容器
(C
BOOT
)
。一个
0.1 ~
0.22 µF/0402 ~ 0603/X5R ~ X7R
的自举电容器通常适用
于多数开关应用。具体应用可能需要一个串联自举电阻，
从而降低高侧
MOSFET
的开关速度。当
SPS
的开关电
压 超过
15 V V
IN
时或者能够有效控制
V
SW
过冲时，需要
自举电阻。通常推荐采用零至
6
Ω
的
R
BOOT
值，以减少
SW
节点上的过多电压 尖峰和振铃。由于高侧
MOSFET
较高的开关损耗，较高的
R
BOOT
值可能导致效率降低。
ZCD# ~ VCC
上的典型上拉电阻值为
10 k
Ω
，用于确保
稳定的
ZCD#
高电平。如果不使用
ZCD
功能，用一个上
拉电阻将
ZCD#
引脚绑定至
VCC
。不要在
ZCD#
引脚上
添加任何噪声滤波电容器。
不要在
BOOT
引脚与
GND
之间添加电容器或电阻器。
TMON
（输出）
EN/FAULT#
（输入
/
输出）
在正常运行期间（未检测到故障），
TMON
引脚提供与
栅极驱动器绝对温度成正比的模拟电流。通过在
TMON
引脚采用到
AGND
的
25 k
Ω
R
TMON
和
0.1 µF C
TMON
，它
在
25°C
驱动器
T
J
时输出
1 V
，在
150°C
驱动器
T
J
时输
出
1.5 V
。
C
TMON
为滤波电容器，能够最大程度地减少注
入到
TMON
引脚的开关噪声。
TMON
引脚可以连接至
PWM
控制器或系统控制器，用于监控
SPS
模块温度。
通过将
EN
引脚拉至高电平启用
SPS
中的驱动器。
EN
引脚有
250 k
Ω
的内部下拉电阻，因此需要通过一个外部
电阻器上拉至
V
CC
，或连接至控制器或系统，以执行它们
发出的指令。如果
EN
引脚浮置，该引脚就不能导通驱动
器。
当出现一个高侧
MOSFET
故障时，故障标识低电平信号
在
EN/FAULT#
引脚上被断言。然后，驱动器关断。
如果在采用
25
kΩ
R
TMON
时
，
TMON
引
脚电压超过
1.5 V
，驱动器温度会超过
150°C
。可以根据
R
TMON
值和
驱动器结温，将
V
TMON
调节为
1.5 V
，因此用户可以采用
不同的
V
TMON
和
R
TMON
监
控更合适的驱动器。参考
TMON
章节定义驱动器温度，
V
TMON
和
R
TMON
值。
EN ~ VCC
上的典型上拉电阻值是
10 k
Ω
。不要在
EN
引
脚上添加噪声滤波电容器。
如果不使用
TMON
特性，浮置
TMON
引脚。
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18
功耗和效率
功耗计算 和方程式示例：
P
IN
= (V
IN
I
IN
) + (V
CC
I
CC
P
SW
= V
SW
I
OUT
P
OUT
= V
OUT
I
OUT
P
LOSS_MODULE
= P
IN
–
P
SW
P
LOSS_TOTAL
= P
IN
–
P
OUT
EFFI
MODULE
= (P
SW
/ P
IN
)
100
EFFI
TOTAL
= (P
OUT
/ P
IN
)
100
)
[W]
[W]
[W]
[W]
[W]
[%]
[%]
Pulse
Generator
PWM
V
IN
/ I
IN
Power
VIN
Supply 1
HS
GD
V
CC
/ I
CC
Power
Supply 2
Electronic
Load
PVCC
VOUT
V
SW
/ I
OUT
LS
V
OUT
/ I
OUT
VCC
Fairchild SPS
Evaluation Board
图
38.
功耗和效率测量示意图
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19
PCB
布局指南
和多相布局示例。所有大电流路径如
VIN
、
S
W
、
VOUT
和
GND
覆铜都应该尽量短而宽，以减小寄生电感和电
阻。这有助于 实现更加稳定、均匀分布的电流，以及增
强的热辐射和系统性能。
当
SPS
的工作电压超过
15 V V
IN
并且它能够有效控制高
侧
MOSFET
导通压摆率和
SW
电压过冲时，可能需要一
个自举电阻器。在同步降压设计中，由于地面反弹或较高
的正负
V
SW
振铃，可能存在噪声问题，
R
BOOT
可以改善
其噪声运行余量。插入一个自举电阻能够降低
SPS
模块
效率。必须考虑效率与开关噪声之间的关系。通常来说，
R
BOOT
取值范围为
0.5
W
至
6.0
W
时能够有效减少
V
SW
过冲。
输入陶瓷旁路电容器必须靠近
VIN
和
PGND
引脚。这是
为了减少大电流电源回路电感和功率
MOSFET
开关运行
感应的输入电流纹波。
VIN
和
PGND
引脚通过高于
100 MHz
的频率元件来处理
较大的电流瞬态。如果可能，这些引脚应该直连至
VIN
和电路板
GND
平面。不推荐采用降温引线与这些引脚串
联，因为这会增加额外的寄生电感至电源路径。与
VIN
SW
铜引线有两个用途。除了作为从
SPS
封装到输出电
感器的高频电流路径，它还用作低侧
MOSFET
的散热
器。引线应该足够短而宽，从而为
SPS
和电感器之间的
高频大电流提供一个低电阻路径。短而宽的引线能够最大
程度地减少电力损耗和
SPS
温升。
SW
节点是具有高噪
声电势的高电压高频率开关节点。必须注意最小化与相邻
引线的耦合。由于铜引线用作低侧
MOSFET
的散热器，
使用可能的最大面积进行平衡，从而改善
SPS
冷却效
果，同时保持可以接受的噪声发射。
或
PGND
引脚串联增加的电感会增加正向和负向
V
SW
铃，因而会降低系统的抗噪声能力。
振
PGND
焊盘和引脚应该通过多个过孔连接至
GND
覆铜
面，以确保稳定接地。接地不良可能在
PGND
和
AGND
之间产生噪声 和瞬态偏移电压电平。这可能会导致栅极
驱动器和
MOSFET
故障运行。
输出电感器应该靠近
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放置，以减少由
SW
铜引线产生的功耗。还应该注意电感器散热不会使
SPS
变热。
BOOT
引脚振铃可以通过靠近放置自举电容器得到最有
效的控制。不要在
BOOT
到
PGND
之间添加任何额外电
容 器 。 这 可 能 会 导 致 通 过
BOOT
二 极 管 的 电 流 过
大，进而导致较高的功散。
在输出级使用
PowerTrench
®
MOSFET
，能够有效地最
小化由于快速开关产生的振铃。多数情况下，无需在
SW
节点上使用
RC
缓冲电路。若要使用缓冲电路，该电路应
该靠近
SW
和
PGND
引脚放置。缓冲电路的电阻器和电
容器的大小必须合适，以确保不会因为高功散产生过多热
量。
ZCD#
和
EN
引脚分别具有较弱的上拉和下拉电流源。
这些引脚不应有任何噪声滤波电容器。除非绝对必要，不
要浮置这些引脚。
在
VIN
和
VOUT
覆铜区域设置多个过孔，以相互连接顶
层、内层和底层，从而均匀分布电流和热传导。不要在
SW
覆铜区域设置太多过孔，以避免开关波形中出现额外
寄生电感和噪声。只要效率和热性能可以接受，在顶层仅
设置一个
SW
铜节点，不要在
SW
覆铜上设置过孔，以
最小化开关节点寄生噪声。过孔应该相对较大，并且具有
相当低的电感。关键高频元件，如
R
BOOT
、
C
BOOT
、
RC
缓冲电路和旁路电容器应该尽可能地靠近
PCB
板顶层对
应 的
SPS
模 块 引 脚 。 如 果 不 可 行 ， 可 以 将 它 们
设置在电路板底面，通过一个低电感过孔网络将它们的引
脚从底部 连接到顶部。
PVCC
、
VCC
和
BOOT
电容器的去耦合电容器必须尽量
靠 近
PVCC ~ PGND
、
VCC ~ AGND
和
BOOT ~
PHASE
引脚对，以确保干净稳定的电源。它们的布线应
该短而宽，以最小化
PCB
寄生电阻和电感。
电路板布局应该包含一个用于
BOOT ~ PHASE
小值串联
自举电阻的占位符。自举回路的大小，包括串联
R
BOOT
和
C
BOOT
，应该尽可能得小。
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修订版
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20
PCB
布局指南
（接上页）
图
39.
单相电路板布局示例
–
俯视图
图
40.
单相电路板布局示例
–
仰视图（镜像）
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PCB
布局指南
（接上页）
图
41.
包含
6 mm x 6 mm
电感器的
6
相电路板布局示例
–
俯视图
图
42.
包含
6 mm x 6 mm
电感器的
6
相电路板布局示例
–
仰视图（镜像）
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. 1.8
22
3.80±0.10
0.10
0.05
C A B
C
(0.85)
C.L.
0.40
0.50
0.30
0.35
0.15
(2X)
0.85
16 17
18 19 20 21
22 23
0.40
15
24
0.55
14
13
12
1.03
C.L.
25
26
0.30
1.92±0.10
27
33
0.30
0.55
28
29
30
(0.22)
0.45
11
10
32
1.03±0.10
1.03±0.10
9
31
0.40
0.50
0.30
1
8
7
6
5
4
3
2
PIN #1 INDICATOR
(31X)
0.30
0.20
0.50
(0.38)
1.98±0.10
1.32±0.10
0.50
SEE
DETAIL ‘A’
PIN#1
INDICATOR
B
0.10 C
5.00±0.10
C.L.
2X
A
8
1
9
31
NOTES: UNLESS OTHERWISE SPECIFIED
C.L.
5.00±0.10
A) DOES
NOT FULLY CONFORM TO JEDEC
REGISTRATION MO-220, DATED
1.63
(0.82)
(0.68)
15
24
MAY/2005.
0.10 C
16
23
B) ALL
DIMENSIONS ARE IN MILLIMETERS.
C) DIMENSIONS
DO NOT INCLUDE BURRS
OR MOLD FLASH. MOLD FLASH OR
BURRS DOES NOT EXCEED 0.10MM.
D) DIMENSIONING
AND TOLERANCING PER
ASME Y14.5M-1994.
2X
3.53
0.10 C
0.80
E) DRAWING
FILE NAME: MKT-PQFN31AREV4
F) FAIRCHILDSEMICONDUCTOR
0.05 MAX
C
0.70
0.08 C
0.30
0.20
0.05
0.00
SEATING
PLANE
SCALE: 2:1
C.L.
23
16
2.70
2.10
1.90
1.75
15
24
1.90
0.60
26
27
0.40
0.05
12
11
33
0.10
0.27
0.62
5.40
0.00
C.L.
28
29
0.50 TYP
30
31
32
1.75
1.90
2.10
1.90
0.60(13X)
9
8
1
2
3
4
5
6
7
0.20
0.50 TYP
0.30 (13X)
LAND PATTERN
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